非稳态数据实时采集数据压缩方法
专利类型：发明专利
语 言：中文
申 请 号：CN201810312748.3
申 请 日：20180409
申 请 人：重庆大学
申请人地址：400044 重庆市沙坪坝区沙坪坝正街174号
公 开 日：20181002
公 开 号：CN201810312748.3
代 理 人：赵荣之
代理机构：北京同恒源知识产权代理有限公司 11275
摘 要：本发明涉及一种非稳态数据实时采集数据压缩方法，该方法基于FPGA平台和硬件描述语言，FPGA平台分别连接至模数转换器和外部存储器，模拟信号通过信号调理电路输入模数转换器，具体包含：S1：初始化FPGA系统参数；S2：启动ADC进行模数转换；S3：FPGA接收ADC的AD转换值DI；S4：判断|DR?DI|≤DL，若是，则认为为同一数据，重复个数n＝n+1，执行步骤S5，若否，则认为数据不同，更新DR的值，并将buff缓存器中的数据全部写入外部存储器，随后buff缓存器清零，将此时的DI值写入buff缓存器的低N位，高16?N位记录当前重复个数n；S5：判断当前重复个数n是否溢出，S6：重复步骤S3?S5，直到完成采集。本发明方法提高了波形数据的完整性，能够同时适应多种过电压信号的完整采集。
主 权 项：1.非稳态数据实时采集数据压缩方法，其特征在于：该方法基于FPGA平台和硬件描述语言，所述FPGA平台分别连接至模数转换器(ADC)和外部存储器，模拟信号通过信号调理电路输入所述模数转换器，该方法具体包含如下步骤：S1：初始化FPGA系统参数；S2：启动ADC进行模数转换；S3：FPGA接收ADC的AD转换值DI，并计算中间比较变量DR与转换值DI的差值；S4：判断|DR?DI|≤DL，若是，则认为为同一数据，重复个数n＝n+1，执行步骤S5，若否，则认为数据不同，更新DR＝DI，并将buff缓存器中的数据全部写入外部存储器，随后buff缓存器清零，将此时的DI值写入buff缓存器的低N位，高16?N位记录当前重复个数n；S5：判断当前重复个数n是否溢出，若是，则buff缓存器地址指针增加，在buff缓存器空间的下一个连续的双字节低N位写数据，高16?N位继续记录当前重复个数；若否，则buff地址指针不变，在原来双字节储存空间的低N位写数据，高16?N位记录当前重复个数，并执行步骤S6；S6：重复步骤S3?S5，直到完成采集。
关 键 词：
法律状态：生效
IPC专利分类号：H03M7/30;H03M7/00;H;H03;H03M;H03M7;H03M7/30;H03M7/00